AI半導体の要衝、先端パッケージングが握る米国の台湾依存リスク
AI半導体を詰まらせる後工程の急浮上
AI向け半導体の供給制約は、最先端の回路を描く前工程だけでは説明できなくなっています。GPUやAIアクセラレーターは、演算チップだけでなく、広帯域メモリーのHBM、シリコンインターポーザー、基板、検査を一体で組み上げて初めて性能を発揮します。その統合を担う先端パッケージングが、AIインフラ投資の新しいチョークポイントになっています。
焦点はTSMCのCoWoSです。これまで「後工程」と呼ばれてきた領域が、いまやチップの速度、消費電力、出荷量、安全保障を左右しています。米国はCHIPS法で国内製造を増やしていますが、ウェハーを米国内で作るだけでは、AI半導体のサプライチェーンは完結しません。この記事では、なぜニッチに見えた技術がAI覇権の要衝になったのかを技術構造と政策の両面から整理します。
CoWoSがGPU性能を左右する技術構造
微細化の限界を補うチップレット統合
半導体の進歩は長く、トランジスタを小さくする微細化によって説明されてきました。しかしAIモデルの学習と推論では、演算器そのものの速度だけでなく、データをどれだけ速く、低い消費電力で運べるかが性能を決めます。巨大なモデルを処理するGPUでは、演算チップとHBMの距離を短くし、大量の信号を同時に流す配線密度が重要になります。
そこで重要になるのが、複数のチップを一つのパッケージ内でつなぐ先端パッケージングです。TSMCは3DFabricを、3Dシリコン積層と先端パッケージングを含む技術群として位置づけています。その中核にあるCoWoSは、Chip on Wafer on Substrateの略で、ロジックチップとHBMをインターポーザー上に並べ、基板に実装する2.5D型の統合技術です。
この構造の利点は、単に部品を近づけることではありません。広いシリコン面の上に高密度の配線を作り、演算チップと複数のHBMスタックを短距離で接続できます。TSMCの説明では、CoWoSは高性能計算向けに高い統合密度を提供し、従来のレチクルサイズを超えるインターポーザーと複数のHBMを組み合わせられます。AI半導体が「大きなチップ」から「小さなチップ群のシステム」へ移るほど、この技術の価値は増します。
HBMと基板が作る見えにくい制約
AIアクセラレーターのボトルネックは、GPUの製造能力だけではありません。HBMの供給、CoWoS用インターポーザー、ABFなどの高性能基板、熱設計、検査工程がそろわなければ出荷できません。つまり、最先端ノードのウェハーが完成しても、パッケージング能力が足りなければデータセンター向けの完成品にはなりません。
この点で、先端パッケージングは物理と製造の両方にまたがる技術です。配線を密にすれば信号は速くなりますが、熱、反り、歩留まり、検査の難度が上がります。HBMを多く載せるほど帯域は増えますが、パッケージは大きくなり、製造時の欠陥リスクも高まります。AIチップの性能向上は、設計図の進歩だけでなく、ミクロン単位の接合と検査を量産で安定させる能力に依存しています。
TSMCが3DFabric Allianceを整備しているのも、この複雑さに対応するためです。同アライアンスにはEDA、IP、メモリー、OSAT、基板、テスト企業が並びます。Micron、Samsung Memory、SK hynixのようなメモリー企業、AmkorやASEなどの後工程企業、IBIDENやUnimicronのような基板企業が同じエコシステムに入る構図は、先端パッケージングが単独企業の工程ではなく、産業全体の共同設計問題になったことを示しています。
パネル型技術でも代替しにくい理由
将来の選択肢として、より大きなパッケージ面積を扱えるパネルレベルパッケージングも注目されています。大型パネルを使えば、理屈の上ではさらに巨大なAIプロセッサーを作れる可能性があります。ただし、現時点で問題になるのは面積だけではありません。必要なのは、HBMとロジックを高密度につなぐ配線精度と、量産で欠陥を抑える装置成熟度です。
TSMC幹部は2026年の技術イベントで、CoWoSにはまだ発展余地があり、将来の大型AIパッケージでもウェハーレベル技術が重要であり続けるという見方を示しています。報道では、同社がCoWoSをさらに大型化し、多数の大規模ダイを一つのパッケージへ統合する構想も紹介されています。つまり、CoWoS不足は短期の混雑ではなく、AI半導体の設計思想そのものに組み込まれた制約です。
米国回帰を阻む台湾パッケージング依存
CHIPS法が埋めきれない後工程の空白
米国はCHIPS法を通じて、国内の半導体製造能力を再建しようとしています。TSMCのアリゾナ投資はその象徴です。TSMCの公式ページによると、フェニックスの計画は当初の120億ドルから1650億ドル規模へ拡大し、6つのウェハーファブ、2つの先端パッケージング施設、研究開発センターを含む計画になっています。第1ファブはN4プロセスで2024年第4四半期に量産を始め、第2ファブはN3を2027年後半に予定しています。
ただし、米国内で前工程を立ち上げても、完成品としてのAI半導体がすぐ米国内で閉じるわけではありません。前工程で作られたウェハーは、切断、実装、HBM統合、試験を経て初めて使える製品になります。とくにAI向けGPUはCoWoSのような高度な後工程を必要とするため、台湾に集中するパッケージング能力が残れば、供給網の要衝も台湾に残ります。
AP通信やGuardianの報道では、米政府がTSMCに最大66億ドルの直接支援と最大50億ドルの融資を提供し、アリゾナで最先端チップを量産する方針を示したとされています。これは重要な一歩ですが、AI半導体の供給安全保障という観点では、前工程だけを国内化する政策では不十分です。演算チップを作る場所と、HBMを載せて検査する場所が分かれていれば、地政学リスクも物流リスクも残ります。
Amkorアリゾナ投資の戦略的意味
その空白を埋める動きが、Amkor Technologyのアリゾナ計画です。AmkorとTSMCは2024年10月、アリゾナで先端パッケージングとテスト能力を整備するための協力を発表しました。発表文では、TSMCがPeoriaのAmkor施設からターンキーの先端パッケージングとテストサービスを受け、Phoenixの前工程ファブと近接させることで製品サイクルを短縮すると説明されています。対象技術にはInFOとCoWoSが含まれます。
Axiosは、AmkorがPeoriaで20億ドルを投じ、約50万平方フィートのクリーンルームを持つ施設を計画していると報じています。Apple向けのTSMC製チップのパッケージングとテストを担い、約2000人の雇用を見込む計画です。その後の報道では、敷地やクリーンルーム面積が拡大し、量産開始は2028年ごろとされています。米国内に大型OSAT拠点を置く意味は、単なる雇用創出ではありません。AI半導体を「米国内で作る」と言うために欠けていた最終統合能力を補うことです。
とはいえ、Amkorの施設が本格稼働するまでには時間があります。AIデータセンターの投資はすでに進んでおり、NVIDIAやクラウド各社の需要は足元の供給能力に直接圧力をかけています。2028年に米国内の後工程能力が立ち上がるとしても、それまでの数年間は台湾のCoWoS能力が供給上限を決める状態が続きます。
台湾集中が安全保障リスクになる仕組み
台湾依存は、単に一企業への依存ではありません。TSMC、メモリー、基板、後工程装置、検査、熟練技術者が密集した産業クラスターへの依存です。台湾の強みは、個別工程の性能だけでなく、工程間の調整速度にあります。歩留まりに問題が出た時、設計、製造、材料、検査の担当者が近い距離で原因を切り分けられることが量産能力を支えています。
米国が同じ能力を築くには、工場建設だけでは足りません。TSMCアリゾナの公式説明でも、6つのファブと2つの先端パッケージング施設に加え、研究開発チームや地域サプライチェーンの形成が重要な要素として示されています。半導体産業は、巨大な建屋を完成させた時点ではなく、数千人規模の技術者が工程を安定化させ、顧客ごとの設計変更を吸収できる段階で初めて力を持ちます。
安全保障上の問題は、台湾有事だけではありません。地震、電力、水、海上輸送、輸出規制、顧客集中もリスクになります。AI半導体はクラウド、金融、医療、防衛、科学計算に広く使われます。ひとたびCoWoSやHBM統合で詰まりが起きると、GPU納期の遅れはAIサービスの価格、研究計画、軍事調達、企業の設備投資に連鎖します。先端パッケージングは、見えにくい後工程から、マクロ経済と地政学を動かす制御点へ変わったのです。
供給網分散で残る歩留まりと人材の壁
米国の政策は、先端パッケージングを戦略領域として明確に扱い始めています。White Houseの2024年資料では、CHIPS研究開発プログラムの総額110億ドルに、NSTC、National Advanced Packaging Manufacturing Program、計測、Manufacturing USA Instituteが含まれると説明されています。NISTはAbsolicsへの最大7500万ドル支援で、ガラス基板を先端パッケージングの重要材料として位置づけ、先端パッケージング基板市場がアジアに集中していることも指摘しています。
ただし、供給網分散は政策資金だけでは完了しません。CoWoSのような工程では、接合精度、熱膨張差、基板の反り、検査画像の解釈、HBMとの相互検証が歩留まりを左右します。これらは装置を買えばすぐ再現できる技術ではなく、現場で欠陥を潰し続ける量産学習の蓄積です。特にAI向け大型パッケージでは、面積が増えるほど一つの欠陥が製品全体を失敗させる確率も高まります。
人材も制約です。前工程、後工程、材料、メモリー、基板を横断して理解できる技術者は多くありません。アリゾナでTSMCとAmkorが近接することには意味がありますが、台湾のような密度を再現するには、大学、装置メーカー、材料企業、設計企業まで含めた長期的な訓練が必要です。米国回帰の成否は、建設速度よりも、工程間の学習速度で測るべき段階に入っています。
企業側の戦略も変わります。NVIDIA、AMD、クラウド事業者は、最先端ノードの予約だけでなく、CoWoS、HBM、基板、テスト能力を早期に押さえる必要があります。AI半導体の競争力は、設計の優位だけでなく、完成品としてラックに届くまでの供給編成力で決まります。調達部門は、ファウンドリー契約からパッケージング枠の確保へ、より深い製造管理に踏み込まざるを得ません。
読者が注視すべき半導体再編の指標
先端パッケージングを見る時、投資額だけを追うと本質を見誤ります。重要なのは、TSMCのCoWoS能力がどれだけ増えるか、HBM供給がどの世代で逼迫するか、AmkorのPeoria拠点がいつ量産歩留まりを安定させるか、そして米国のCHIPS関連R&Dが基板や計測まで実装に届くかです。
読者が今後注視すべき指標は三つあります。第一に、TSMCのアリゾナ先端パッケージング施設とAmkor施設の稼働時期です。第二に、NVIDIAなどAIチップ企業がCoWoS以外の実装技術をどこまで採用するかです。第三に、米国、日本、台湾、韓国のメモリーと基板企業がどの地域で量産連携を深めるかです。
AI半導体の争点は、微細化競争からシステム統合競争へ広がっています。CoWoSはその象徴です。見えにくい後工程を読むことは、AIブームの持続性、米国の産業政策、台湾リスクを同時に読むことにつながります。
参考資料:
- CoWoS® - Taiwan Semiconductor Manufacturing Company Limited
- 3DFabric | TSMC
- Advanced Packaging Services - Taiwan Semiconductor Manufacturing Company Limited
- TSMC 3DFabric® Alliance - Taiwan Semiconductor Manufacturing Company Limited
- TSMC Arizona - Taiwan Semiconductor Manufacturing Company Limited
- Amkor and TSMC to Expand Partnership and Collaborate on Advanced Packaging in Arizona
- FACT SHEET: Biden-Harris Administration Announces Over $5 Billion from the CHIPS and Science Act for Research, Development, and Workforce
- Biden-Harris Administration Announces Preliminary Terms with Absolics to Support Development of Glass Substrate Technology for Semiconductor Advanced Packaging
- TSMC to make state-of-the-art chips in US after multibillion subsidy pledge
- $2 billion semiconductor testing and packaging facility planned for Phoenix area
- TSMC says panel packaging won’t replace CoWoS anytime soon for the largest future AI processors
- Amkor breaks ground on Arizona advanced packaging campus, plugging critical gap in US semiconductor supply chain
- TSMC accelerates Phoenix chip factory timeline amid record earnings
- Biden administration announces $6.6 billion to ensure leading-edge microchips are built in the US
テクノロジー・サイエンス
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